随着人工智能与高性能计算领域对算力的需求呈指数级增长，存储技术正面临前所未有的挑战。传统DRAM与NAND闪存方案在容量、带宽和延迟等方面的局限性日益凸显，迫使行业加速探索突破性解决方案。高带宽内存（HBM）虽通过垂直堆叠技术提升了带宽，但其产能瓶颈、单堆容量限制以及必须放置在主芯片侧边的物理约束，导致数据传输延迟问题难以根治。与此同时，NAND闪存虽具备成本低、容量大的优势，却因与计算核心距离较远，始终无法达到DRAM级别的读写速度。
闪迪公司近期公布的专利技术（专利号US 12,430,274 B2）提出了一种颠覆性的3D堆叠架构，试图通过空间重构破解存储与计算之间的性能矛盾。该方案将搭载CMOS键合阵列（CBA）的NAND闪存存储裸片直接堆叠在主计算裸片下方，形成"计算-存储"垂直集成单元。主计算裸片可配置为AI加速器或GPU，而HBM DRAM则作为辅助存储单元保留在同一中介层上，但二者分工明确：HBM专注处理低延迟、高优先级的即时数据，NAND闪存则承担大容量数据读写任务。这种设计通过宽通道互联技术显著降低了数据传输延迟，同时将硬件成本与整体功耗控制在合理范围内。
技术细节显示，该架构中的CBA存储裸片采用单片集成设计，将大容量NAND存储层与CMOS逻辑电路层融合为一体。这种结构不仅简化了制造流程，还通过跨裸片布线方案实现了信号的高效传输。在完整计算核心的构建中，多核处理器与CBA存储裸片通过中介层直接连接，形成非易失性存储与计算单元的直连通路。系统可根据需求在处理器与存储裸片的周边配置多组HBM堆叠单元，进一步平衡性能与成本。
闪迪此前公布的高带宽闪存（HBF）技术已展现出垂直堆叠方案的潜力。通过类似HBM的分层架构，HBF将多层NAND闪存通过硅通孔（TSV）互连，单堆容量可达4TB，远超当前HBM的32-64GB水平。但新专利提出的3D堆叠架构更进一步，通过物理位置的重构彻底改变了数据流动路径。实验数据显示，这种设计可使NAND闪存与计算核心之间的传输延迟降低至传统方案的1/3，同时功耗下降40%。
尽管该专利构建了技术壁垒极高的存储架构蓝图，但其商业化仍面临多重挑战。整机功耗控制、单封装集成NAND与DRAM的制造成本、以及跨裸片信号完整性的维护，都是需要攻克的关键工程问题。当前行业主流产品仍采用技术门槛较低的"侧边并置"方案，即HBM与计算核心平行放置于中介层两侧。这种标准化设计虽已实现商用，但在性能扩展性上存在明显局限。闪迪能否将专利中的前沿架构转化为可量产的产品，将成为决定其能否在存储竞赛中占据先机的关键。
业内分析指出，闪迪的专利布局反映了存储行业向"计算存储一体化"演进的趋势。通过将存储单元与计算核心进行物理级融合，该技术有望重新定义数据中心与边缘设备的硬件架构。然而，从专利到产品的转化需要跨越技术验证、生态适配和成本控制三重门槛。特别是跨裸片布线方案的专利保护，可能使竞争对手难以简单复制这种设计，为闪迪争取到宝贵的市场窗口期。但最终能否成功，仍取决于其能否在工程实现上找到性能、成本与可靠性的平衡点。
